Publications de
Jonathan Barre, Christine Rochange, Pascal Sainrat
Architecture dun processeur multiflot orienté temps-réel
Dans : Technique et Science Informatiques (TSI), Hermès Science, Numéro spécial SympA’08, Vol. 29, N. 2, p. 157-178, février 2010.
Hugues Cassé, Jonathan Barre, Rodolphe Vaillant-David, Pascal Sainrat
Fast Instruction-Accurate Simulation with SimNML (regular paper)
Dans : Workshop on Rapid Simulation and Performance Evaluation: Methods and Tools (RAPIDO 2011), Heraklion, Crète, Grèce, 22/01/11, Université de Lille, p. 8-12, janvier 2011.
Accès : http://www.irit.fr/publis/TRACES/12161_rapido2011.pdf
BibTeXJonathan Barre, Christine Rochange, Pascal Sainrat
An Architecture for the Simultaneous Execution of Hard Real-Time Threads
Dans : International Conference on Embedded Computer Systems : Architectures, Modeling, and Simulation (IC-SAMOS 2008), Samos, 21/07/08-24/07/08, IEEE : Institute of Electrical and Electronics Engineers, p. 18-24, juillet 2008.
Accès : http://www.irit.fr/publis/TRACES/9071_samos2008.pdf
BibTeXJonathan Barre, Christine Rochange, Pascal Sainrat
Une architecture SMT pour le temps-réel strict
Dans : Symposium sur les Architectures Nouvelles de Machines (SympA 2008), Fribourg, 11/02/08-13/02/08, Ecole d’ingénieurs et d’architectes de Fribourg, (support électronique), février 2008.
Accès : http://www.irit.fr/publis/TRACES/8558_sympa2008.pdf
BibTeXJonathan Barre, Christine Rochange, Pascal Sainrat
A Predictable Simultaneous Multithreading Scheme for Hard Real-Time
Dans : International Conference on Architecture of Computing Systems (ARCS 2008), Dresden, 25/02/08-28/02/08, Springer, LNCS 4934, p. 161-172, février 2008 (Best Paper).
Accès : http://www.irit.fr/publis/TRACES/ARCS08-final.pdf
BibTeXJonathan Barre, Cédric Landet, Christine Rochange, Pascal Sainrat
Calcul de temps d’exécution pire cas pour un processeur superscalaire à exécution non ordonnée
Dans : Symposium sur les Architectures Nouvelles de Machines (SympA 2006), Perpignan, 04/10/06-06/10/06, Université de Perpignan, p. 1-11, octobre 2006.
Accès : http://www.irit.fr/publis/TRACES/6738_sympa9.pdf
BibTeXModélisation du parallélisme dinstructions pour lévaluation du WCET
Dans : Colloque des doctorants de l’école doctorale EDIT, Toulouse, 22/05/06-23/05/06.
Jonathan Barre, Cédric Landet, Christine Rochange, Pascal Sainrat
Modeling Instruction-Level Parallelism for WCET Evaluation
Dans : IEEE International Conference on Embedded and Real-Time Computing Systems and Applications (RTCSA 2006), Sidney, 16/08/06-18/08/06, IEEE : Institute of Electrical and Electronics Engineers, p. 61-67, août 2006.
Résumé Accès : http://www.irit.fr/publis/TRACES/6668_rtcsa06.pdf
BibTeX
Architectures multi-flots simultanés pour le temps-réel strict
Thèse de doctorat, Université de Toulouse, décembre 2008.